tailieunhanh - Ảnh hưởng của tổ chức cache đa cấp và mạng liên kết đến hiệu năng của chip đa lõi

Bài viết Ảnh hưởng của tổ chức cache đa cấp và mạng liên kết đến hiệu năng của chip đa lõi trình bày một trong những vấn đề được quan tâm trong công nghệ chip đa lõi là tổ chức cache, mạng liên kết các lõi xử lý trên chip, và đưa ra các tính toán đánh giá hiệu năng của tổ chức cache đa cấp thông qua xác định mức tăng tốc đạt được, và đề xuất giải pháp xác định trễ truyền thông của mạng liên kết các lõi xử lý – một nhân tố ảnh hưởng đến tốc độ thực hiện tính toán song song của chip đa lõi. | TẠP CHÍ KHOA HỌC VÀ CÔNG NGHỆ ĐẠI HỌC ĐÀ NẴNG - SỐ 5 78 .2014 73 ẢNH HƯỞNG CỦA TỔ CHỨC CACHE ĐA CẤP VÀ MẠNG LIÊN KẾT ĐẾN HIỆU NĂNG CỦA CHIP ĐA LÕI EFFECTS OF MULTI-LEVEL CACHE ORGANIZATION AND INTERCONNECT NETWORK ON PERFORMANCE OF MULTI-CORE CHIP Hồ Văn Phi1 Hồ Khánh Lâm2 1 Trường Đại học Quy Nhơn Email hvphi@ 2 Trường Đại học sư phạm kỹ thuật Hưng Yên Email lamhokhanh@ Tóm tắt Ngày nay công nghệ chip ASIC PLD và FPGA đã tạo Abstract Today chip ASIC PLD and FPGA technology has cơ hội cho các nhà nghiên cứu để thiết kế chế tạo chip xử lý đa created opportunities for researchers to design and manufacture lõi. Trong khi đó công nghệ chip đa lõi với tổ chức cache đa cấp processor chips. Meanwhile the multi-core chip technology with a và sự lựa chọn cấu hình mạng liên kết các lõi đảm bảo hiệu năng multi-level cache organization and a choice of network cao cho ứng dụng của chip đa lõi trong các hệ thống tính toán configuration connecting cores to ensure high performance for song song tốc độ cao là một xu hướng nghiên cứu và chế tạo multi-core chip applications in the speed parallel computing hiện nay. Bài báo trình bày một trong những vấn đề được quan systems is a trend of researching and manufacturing today. The tâm trong công nghệ chip đa lõi là tổ chức cache mạng liên kết article stated that one of the concerns in the multi-core chip các lõi xử lý trên chip và đưa ra các tính toán đánh giá hiệu năng technology is cache organization core interconnect networks on của tổ chức cache đa cấp thông qua xác định mức tăng tốc đạt chip and offering calculations for performance evaluation of multi- được và đề xuất giải pháp xác định trễ truyền thông của mạng level cache organization through determining acceleration rate liên kết các lõi xử lý một nhân tố ảnh hưởng đến tốc độ thực achieving and proposes solutions to determine communication hiện tính toán song song của chip đa lõi. overhead of a core processor interconnect network - a factor that .