Kinh doanh - Marketing
Kinh tế quản lý
Biểu mẫu - Văn bản
Tài chính - Ngân hàng
Công nghệ thông tin
Tiếng anh ngoại ngữ
Kĩ thuật công nghệ
Khoa học tự nhiên
Khoa học xã hội
Văn hóa nghệ thuật
Sức khỏe - Y tế
Văn bản luật
Nông Lâm Ngư
Kỹ năng mềm
Luận văn - Báo cáo
Giải trí - Thư giãn
Tài liệu phổ thông
Văn mẫu
Giới thiệu
Đăng ký
Đăng nhập
Tìm
Danh mục
Kinh doanh - Marketing
Kinh tế quản lý
Biểu mẫu - Văn bản
Tài chính - Ngân hàng
Công nghệ thông tin
Tiếng anh ngoại ngữ
Kĩ thuật công nghệ
Khoa học tự nhiên
Khoa học xã hội
Văn hóa nghệ thuật
Y tế sức khỏe
Văn bản luật
Nông lâm ngư
Kĩ năng mềm
Luận văn - Báo cáo
Giải trí - Thư giãn
Tài liệu phổ thông
Văn mẫu
Thông tin
Điều khoản sử dụng
Quy định bảo mật
Quy chế hoạt động
Chính sách bản quyền
Giới thiệu
Đăng ký
Đăng nhập
0
Trang chủ
Kỹ Thuật - Công Nghệ
Điện - Điện tử
Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 5
Đang chuẩn bị liên kết để tải về tài liệu:
Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 5
Vân Thúy
789
17
pdf
Đang chuẩn bị nút TẢI XUỐNG, xin hãy chờ
Tải xuống
Verilog là một ngôn ngữ mô tả phần cứng HARDWARE DESCRIPTION LANGUAGE (HDL).Một ngôn ngữ mô tả phần cứng là một ngôn ngữ sử dụng để mô tả một hệ thống số : ví dụ như một bộ chuyển mạch số, một vi xử lý, một bộ nhớ memory hay đơn giản chỉ là một flip-flop. Có nghĩa là bằng cách sử dụng ngôn ngữ mô tả phần cứng HDL, chúng ta có thể mô tả bất cứ phần cứng số nào tại bất kỳ mức độ nào. | hoangquang.dientu@gmail.com Nhận hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA BÀI 5 VIẾT TESTBENCH MÔ PHỎNG THIẾT KẾ VỚI MODELSIM FPGA Class 30 05 2013 1 FESTBENCH module tb_example_1 Khai báo module và đặt tên testbench input reg 1 0 sel reg 3 0 b Gọi ngõ vào của thiết kế với khai báo reg reg 3 0 c output wire 3 0 y Gọi ngõ ra của thiết kế với khai báo wire để quan sát example_1 example_1_tb input sel b c output Gọi module thiết kế y initial begin sel 2 b00 b 4 b0101 c 4 b0011 500 sel 2 b01 end endmodule Khởi động các giá trị ngõ vào với initial Thời gian tín hiệu thay đổi tính bằng ns FPGA Class 30 05 2013 2 VÍ DỤ TESTBENCH module example_1 input sel b c output y input input 1 0 sel input 3 0 b input 3 0 c output output reg 3 0 y always @ begin case sel 2 b00 y b c 2 b01 y b c 2 b10 y b A c 2 b11 y b A c endcase end endmodule FPGA Class 30 05 2013
TÀI LIỆU LIÊN QUAN
Hướng dẫn sử dụng phần mềm CMF METFLOOR – Thiết kế sàn deck (Sàn composite)
Hướng dẫn sử dụng phần mềm ADS Civil
Hướng dẫn sử dụng phần mềm ( Giác mẫu & Đi sơ đồ Lectra)
Tài liệu hướng dẫn sử dụng phần mềm CES
Báo cáo: Tài liệu hướng dẫn sử dụng phần mềm nova
Luận văn Thạc sĩ Kỹ thuật: Nghiên cứu các nhân tố ảnh hưởng đến chất lượng thiết kế cơ sở
Phần mềm Autodesk Inventor
Bài giảng Hướng dẫn sử dụng phần mềm Adobe Presenter
Lấy ý kiến về thiết kế cơ sở các công trình thuộc dự án nhóm A (dự án là 01 công trình dân dụng dưới 20 tầng), nhóm B và C sử dụng các nguồn vốn không phải là vốn ngân sách
Ý kiến trả lời về thiết kế cơ sở (Áp dụng đối với các công trình thuộc dự án có vốn đầu tư 15 tỷ đồng, không kể tiền sử dụng đất)
crossorigin="anonymous">
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.