Kinh doanh - Marketing
Kinh tế quản lý
Biểu mẫu - Văn bản
Tài chính - Ngân hàng
Công nghệ thông tin
Tiếng anh ngoại ngữ
Kĩ thuật công nghệ
Khoa học tự nhiên
Khoa học xã hội
Văn hóa nghệ thuật
Sức khỏe - Y tế
Văn bản luật
Nông Lâm Ngư
Kỹ năng mềm
Luận văn - Báo cáo
Giải trí - Thư giãn
Tài liệu phổ thông
Văn mẫu
Giới thiệu
Đăng ký
Đăng nhập
Tìm
Danh mục
Kinh doanh - Marketing
Kinh tế quản lý
Biểu mẫu - Văn bản
Tài chính - Ngân hàng
Công nghệ thông tin
Tiếng anh ngoại ngữ
Kĩ thuật công nghệ
Khoa học tự nhiên
Khoa học xã hội
Văn hóa nghệ thuật
Y tế sức khỏe
Văn bản luật
Nông lâm ngư
Kĩ năng mềm
Luận văn - Báo cáo
Giải trí - Thư giãn
Tài liệu phổ thông
Văn mẫu
Thông tin
Điều khoản sử dụng
Quy định bảo mật
Quy chế hoạt động
Chính sách bản quyền
Giới thiệu
Đăng ký
Đăng nhập
0
Trang chủ
Công Nghệ Thông Tin
Cơ sở dữ liệu
Hardware design solution for residual syntax element generation in hevc cabac encoder
Đang chuẩn bị liên kết để tải về tài liệu:
Hardware design solution for residual syntax element generation in hevc cabac encoder
Việt Khải
68
9
pdf
Đang chuẩn bị nút TẢI XUỐNG, xin hãy chờ
Tải xuống
This paper proposes a hardware design solution to generate the residual Syntax Element (SE), which is the main work-load of CABAC that requires to access residual data memory to perform multiple scans for various SEs. While high throughput requirement has been provided, the paper also presents an efficient method of residual SE generation for reducing memory accessing times, resulting in the reduction of dynamic power consumption and process delay of the CABAC encoder. |
TÀI LIỆU LIÊN QUAN
Lecture RTL hardware design - Chapter 2: Hardware description language
Lecture RTL hardware design - Chapter 9: Sequential circuit design
Lecture RTL hardware design - Chapter 13: Hierarchical design
Lecture RTL hardware design - Chapter 1: Introduction to Digital System Design
Lecture RTL hardware design - Chapter 7: Combinational circuit design (Practice)
Lecture RTL hardware design - Chapter 8: Sequential circuit design - Principle
Lecture RTL hardware design - Chapter 3: Basic language constructs of VHDL
Lecture RTL hardware design - Chapter 4: Concurrent signal assignment statements
Lecture RTL hardware design - Chapter 5: Sequential statements
Lecture RTL hardware design - Chapter 6: Synthesis of VHDL code
crossorigin="anonymous">
Đã phát hiện trình chặn quảng cáo AdBlock
Trang web này phụ thuộc vào doanh thu từ số lần hiển thị quảng cáo để tồn tại. Vui lòng tắt trình chặn quảng cáo của bạn hoặc tạm dừng tính năng chặn quảng cáo cho trang web này.