tailieunhanh - Bài 3: Giới thiệu về Quartus 2 và quy trình thiết kế trên FPGA

Nhằm giúp các bạn có thêm tài liệu phục vụ nhu cầu học tập và nghiên cứu, nội dung tài liệu bài 3 "Giới thiệu về Quartus 2 và quy trình thiết kế trên FPGA". Nội dung tài liệu giới thiệu về phần mềm Quartus 2 và tổng quan về các bước thực hiện trên CAD cho quy trình thiết kế mạch số. Ví dụ về thiết kế mạch đơn giản minh họa cho từng bước dùng phần mềm Quartus 2 và thực hiện trên FPGA của Altera. Hy vọng đây là tài liệu tham khảo hữu ích cho các bạn. | Khoa Điện tử-Viễn thông Đại học Bách khoa Hà nội BÀI 3 GIỚI THIỆU VỀ QUARTUS II VÀ QUY TRÌNH THIẾT KẾ TRÊN FPGA 1. Mục tiêu Bài thí nghiệm này giới thiệu về phần mềm Quartus II và tổng quan về các bước thực hiện trên CAD cho quy trình thiết kế mạch số. Ví dụ về thiết kế mạch đơn giản minh họa cho từng bước dùng phần mềm Quartus II và thực hiện trên FPGA của Altera. 2. Kiến thức cần trang bị - Cơ bản về thiết kế số - Cơ bản về ngôn ngữ mô tả phần cứng VHDL - Nắm rõ cách sử dụng kit DE1. 3. Các kiến thức thu được - Biết cách tạo một dự án trên phần mềm Quartus II. - Biết cách tổng hợp mạch logic từ mã VHDL dùng trình tổng hợp tích hợp sẵn của Quartus II. - Biết cách thực hiện mô phỏng cho mạch logic. - Biết cách gán chân cho FPGA để đưa các tín hiệu vào ra mạch logic nối với các chân trên FPGA. - Biết cách nạp và cấu hình cho FPGA 4. Các bước thực hiện môt thiết kế Các bước thể hiện quy trình thiết kế số trên các IC có thể lập trình FPGA CPLD như sau Hình 1. Quy trình thiết kế CAD thông dụng Nhập thiết kế Mạch logic mong muốn được mô tả bằng ngôn ngữ mô tả phần cứng như VHDL Verilog hoặc bằng sơ đồ mạch. Người biên soạn KS. Nguyễn Minh Tiến và TS. Hoàng Mạnh Thắng 1 Khoa Điện tử-Viễn thông Đại học Bách khoa Hà nội Tổng hợp Công cụ thực hiện chuyển các biểu diễn mạch điện ở trên thành dạng tệp netlist trong đó biểu diễn các thành phần logic cần cho mạch cùng các kết nối giữa các thành phần logic. Mô phỏng chức năng Mạch đã tổng hợp được kiểm tra để phân tích tính chính xác về chức năng trình mô phỏng không quan tâm đến vấn đề thời gian. Fitting Công cụ CAD Fitter xác định vị trí đặt các thành phần logic đã đưa ra trong tệp netlist vào trong FPGA đồng thời xác định các đường đi dây trong FPGA để kết nối các thành phần logic. Phân tích thời gian Trễ đường truyền theo các đường khác nhau trong mạch đã được fit ở trên được phân tích để xác định khả năng hoạt động mong muốn của mạch. Mô phỏng thời gian Mạch đã được fit được kiểm tra để phân tích cả về chức năng và cả về .