tailieunhanh - Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 5

Verilog là một ngôn ngữ mô tả phần cứng HARDWARE DESCRIPTION LANGUAGE (HDL).Một ngôn ngữ mô tả phần cứng là một ngôn ngữ sử dụng để mô tả một hệ thống số : ví dụ như một bộ chuyển mạch số, một vi xử lý, một bộ nhớ memory hay đơn giản chỉ là một flip-flop. Có nghĩa là bằng cách sử dụng ngôn ngữ mô tả phần cứng HDL, chúng ta có thể mô tả bất cứ phần cứng số nào tại bất kỳ mức độ nào. | Nhận hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA BÀI 5 VIẾT TESTBENCH MÔ PHỎNG THIẾT KẾ VỚI MODELSIM FPGA Class 30 05 2013 1 FESTBENCH module tb_example_1 Khai báo module và đặt tên testbench input reg 1 0 sel reg 3 0 b Gọi ngõ vào của thiết kế với khai báo reg reg 3 0 c output wire 3 0 y Gọi ngõ ra của thiết kế với khai báo wire để quan sát example_1 example_1_tb input sel b c output Gọi module thiết kế y initial begin sel 2 b00 b 4 b0101 c 4 b0011 500 sel 2 b01 end endmodule Khởi động các giá trị ngõ vào với initial Thời gian tín hiệu thay đổi tính bằng ns FPGA Class 30 05 2013 2 VÍ DỤ TESTBENCH module example_1 input sel b c output y input input 1 0 sel input 3 0 b input 3 0 c output output reg 3 0 y always @ begin case sel 2 b00 y b c 2 b01 y b c 2 b10 y b A c 2 b11 y b A c endcase end endmodule FPGA Class 30 05 2013