tailieunhanh - Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 3

Quy tắc đặt tên áp dụng cho tên file module, tên tín hiệu, tên các thông số do người thiết kế tạo ra. Tên project trùng tên file với module chính (top module). Top module là module kết nối tất cả các module con (sub-module). Tên file trùng tên module: .v Tên chỉ gồm ký tự chữ cái (phân biệt chữ hoa và chữ thường), số và dấu gạch dưới và phải bắt đầu với một ký tự chữ. Không dùng các tên như VDD, VCC, VSS, GND, VREF kể cả chữ hoa và chữ thường. Không trùng các từ khóa của ngôn ngữ lập trình. Không. | Nhận hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA BÀI 3 NGÔN NGỮ LẬP TRÌNH PHÀN CỨNG VERILOG HDL PHÀN 1 FPGA Class 30 05 2013 1 Nôi dung chính Quy tắc đặt tên Cấu trúc một thiết kế Khai báo module Các loại toán tử Hàm assign Cấu trúc always Phép gán blocking và non-blocking posedge và negedge Bài tập ví dụ FPGA Class 30 05 2013 2 Quy tắc đặt tên 1 Quy tắc đặt tên áp dụng cho tên file module tên tín hiệu tên các thông số do người thiết kế tạo ra. Tên project trùng tên file với module chính top module . Top module là module kết nối tất cả các module con sub-module . Tên file trùng tên module tên module .v Tên chỉ gồm ký tự chữ cái phân biệt chữ hoa và chữ thường số và dấu gạch dưới và phải bắt đầu với một ký tự chữ. Không dùng các tên như VDD VCC VSS GND VREF kể cả chữ hoa và chữ thường. Không trùng các từ khóa của ngôn ngữ lập trình. Không kết thúc tên với dấu gạch dưới không sử dụng nhiều dấu gạch dưới liên tiếp. FPGA Class 30 05 2013