tailieunhanh - Bài giảng Thiết kế IC: Phần 3 - Nguyễn Đức Tiến

Bài giảng "Thiết kế IC - Phần 3: FPGA" cung cấp cho người học các kiến thức: Kiến trúc PAL - PROM, kiến trúc GAL, kiến trúc FPGA, vì sao FPGA lập trình được, khối logic lập trình được, phân loại FPGA theo độ phức tạp của đơn vị xử lý,. nội dung chi tiết. | Kiến trúc PAL PROM email ktmt@ Kiến trúc GAL y Generic Array Logic nâng cấp từ PAL gồm một ma trận AND lập trình được cấu tạo từ EEPROM và ma trận OR cố định. 4 Tuy nhiên các cổng OR nằm trong các macrocell được nối với flip-flop yà các bộ dồn kênh đe có thể chọn tín hiệu ra. 4 Tên gọi chung của các thiết bị như PAL PLA GAL. là Programable Logic Device email ktmt@ Vf dụ Dùng GAL điều khiển đèn giao thông 9 5 2011 Kiến trúc PLA Programable Logic Array cả ma trận AND và OR đều lập trình được. Tiết kiệm dung lượng ma trận. Bị hạn chế bởi số lượng các cổng AND khi số đầu vào của cổng OR lớn hơn số cổng AND. Trễ truyền lan lớn hơn và mật độ tích hợp nhỏ. email ktmt@ Kiến trúc FPGA FPGAgom 3 thành phần chính s Khối logic - Logic Block LB đơn vị xử lý. Khối Vào ra - IO cell giao tiếp với bên ngoài. Liên kết nối - Interconnection liên kết các đơn vị xử lý. Thành phần khác Buffer ClockDII . ĩi El E II ộ ộ j E ộ I O Block Configurable Logic Block email ktmt@ 1 Vì sao FPGA lập trình được 1 3 Cả 3 thành phần khối logic khối vào ra liên kết nối đều lập trình được. Lập trình cho khối logic là hành động có kết nối hay không phần tử logic A với phẩn tử logic B Lập trình cho khối vào ra là hànlỵđộng có kết nối háy không đầu ra logic A với chuẩn ngoại vi B Lập trình cho liên kết nối là hành động có kết nối háy không khối logic A với khối logic vao ra B email ktmt@ 53 Vì sao FPGA lập trình được 3 3 Ánh xạ vào Phân tích FPGA cụ thể email ktmt@ 9 5 2011 Vì sao FPGA lập trình được 2 3 Với FPGA lập trình là quá trình định tuyến giữa các phần tử logic flipflop. đã được chế tạo co định sẵn để thực thi mọt tác vụ nầo đó. w Một tuyến đều được chế tạo sẵn và đính kèm một khóa đóng mở. Tuyến được thiết lập hoặc hủy tương ứng với trạng thái khóa đóng hay mở. Mỗi trạng thái của khóa đóng mở ứng với một bít nhớ trạng thái 0 1 tương ứng. w Tập hợp các bít nhớ tạo thành bộ nhớ cấu hình Clio FPGA. -ì Bảng