tailieunhanh - Thiết kế mạch số dùng HDL-Chương 6 Tổng hợp mạch luận lý tổ hợp và tuần tự

Các bước thiết kế ASIC, Các khái niệm cơ bản, sử dụng bìa Karnaugh để thiết kế bằng tay, Dùng Verilog-HDL để thiết kế mạch số bằng mô hình cấu trúc và mô hình hành vi, Dùng những mô hình Verilog khả tổng hợp là cốt lỗi của phương pháp thiết kế tự động,Cácmứctrừutượng Architectural. Quanhệvàora. Logical. Tập hợp các biến và các biểu thức boolean •Physical. | Thiết kế mạch số dùng HDL Chương 6 Tổng hợp mạch luận lý tổ hợp và tuần tự I I I I I I I Tóm tắt các chương trước BK Các bước thiết kế ASIC Các khái niệm cơ bản sử dụng bìa Karnaugh để thiết kế bằng tay Dùng Verilog-HDL để thiết kế mạch số bằng mô hình cấu trúc và mô hình hành vi Dùng những mô hình Verilog khả tổng hợp là cốt lỗi của phương pháp thiết kế tự động Thiết kế Vi mạch số dùng HDL 2009 Pham Quoc Cuong 2 I I I I I I I Nội dung chính 1. Giới thiệu về quá trình tổng hợp synthesis 2. Tổng hợp mạch luận lý tổ hợp 3. Tổng hợp mạch luận lý tuần tự 4. Tổng hợp máy trạng thái tường minh Explicit State Machine 5. Mạch luận lý đồng bộ 6. Mã hóa trạng thái State Encoding 7. Tổng hợp máy trạng thái ẩn Implicit State Machine thanh ghi và bộ đếm 8. Tổng hợp các tín hiệu 9. Tiên đoán kết quả tổng hợp 10. Tổng hợp các vòng lặp 11. Các bẫy thiết kế cần tránh Thiết kế Vi mạch số dùng HDL 2009 Pham Quoc Cuong