tailieunhanh - The VHDL Cookbook phần 8

Trong suốt phần còn lại của mô hình, các đầu vào thiết lập lại được kiểm tra sau mỗi lần giao dịch xe buýt. Nếu giao dịch đã được hủy bỏ bởi thiết lập lại được khẳng định, không có thêm hành động được thực hiện lấy hoặc thực hiện một lệnh, và kiểm soát giảm thông qua để xử lý mã thiết lập lại. Hướng dẫn lấy tiếp theo được giải mã thành các bộ phận cấu thành của nó: opcode, nguồn và địa chỉ đăng ký địa điểm và lĩnh vực ngay lập tức liên tục. Mã op-. | 7. Sample Models The DP32 Processor 7-25 are connected to the ALU inputs and the ALU output drives the result bus. The result can be latched for writing back to the register file using port3. The program counter PC register also supplies the op1 bus and can be loaded from the result bus. The ALU condition flags are latched into the condition code CC register and from there can be compared with the condition mask from the current instruction. The memory bus interface includes an address latch to drive the address bus a data output buffer driven from the op2 bus a data input buffer driving the result bus and a displacement latch driving the op2 bus. An instruction fetched from memory is stored in current instruction register. The r1 r2 and r3 fields are used as register file addresses. The r2 field is also used as an immediate constant and may be sign extended onto the op2 bus. Four bits from the r3 field are used as the condition mask and the opcode field is used by the control unit. In this section descriptions will be given for each of the sub-modules in this architecture and then they will be used in a structural architecture body of the DP32 entity. . Multiplexor An entity declaration and architecture body for a 2-input multiplexor is listed in Figure7-17. The entity has a select input bit two bit-vector inputs i0 and i1 and a bit-vector output y. The size of the bit-vector ports is determined by the generic constant width which must be specified when the entity is used in a structural description. The architecture body contains a concurrent selected signal assignment which uses the value of the select input to determine which of the two bit-vector inputs is passed through to the output. The assignment is sensitive to all of the input signals so when any of them changes the assignment will be resumed. . Transparent Latch An entity declaration and architecture body for a latch is listed in Figure7-18. The entity has an enable input bit a bit-vector .