tailieunhanh - ECE 574: Modeling and Synthesis of Digital Systems using Verilog and VHDL

Phần 1: Đóng cửa sổ (không có sách hoặc các chú giải được) Câu hỏi 1 [25 điểm]: Một máy nhà nước được sử dụng trong một hệ thống điều khiển quá trình có 3 tiểu bang. Nó có một đồng hồ và một (hoạt động cao) không đồng bộ tín hiệu đặt lại, nhập vào một gọi là cảm biến và xuất ra một gọi là van. Sản lượng van cao ở trạng thái S1 hoặc S2. Các trạng thái tiếp theo / xuất bảng là:. | ECE 574 Modeling and Synthesis of Digital Systems using Verilog and VHDL - Fall 2010 Final Exam - Verilog to SOLUTIONS This exam is in two parts. The first part is closed book no books or notes allowed . The second part is open book books and notes are allowed . Read each question carefully. Use a standard and consistent coding style. Try and answer each question - if you consider any question to be ambiguous then state any assumptions you make. NAME _ ECE Box _ ECE574 VHDL and Verilog Modeling and Synthesis 1 12 08 10 Part 1 Closed Book No Books or Notes allowed Question 1 25 marks A state machine used in a process control system has 3 states. It has a clock and an asynchronous active high reset signal one input called sensor and one output called valve. The valve output is high in state S1 or S2. The next state output table is Current State sensor valve 0 1 S0 S0 S1 0 S1 S1 S2 1 S2 S0 S0 1 S Draw a state diagram of the state machine. Write a synthesizable description of this controller. Use a standard two always statement style. Describe the output logic using a separate assign statement. ECE574 VHDL and Verilog Modeling and Synthesis 2 12 08 10 Question 2 20 marks Write the Verilog synthesizable module description of a counter with an asynchronous reset active high signal. The counter should count from 7 to 77 on a negative edge of the clock and then restart at 7. ECE574 VHDL and Verilog Modeling and Synthesis 3 12 08 .

• Kỹ thuật lập trình
• ngôn ngữ Verilog
• cấu trúc phần cứng
• ngôn ngữ mô tả phần cứng
• hệ thống kỹ thuật số
• chức năng đường dữ liệu
• Giáo trình Ngôn ngữ mô tả phần cứng Verilog
• Ngôn ngữ mô tả phần cứng Verilog
• Qui trình thiết kế số
• Ngôn ngữ phần cứng Verilog
• Khai báo biến chuỗi
• Khai báo loại dữ liệu net
• Tổng quan HDL
• Ngôn ngữ VHDL
• Thực tập nâng cao HDL
• Thiết kế bộ giải mã dùng verilog
• Thiết kế Verilog
• Ngôn ngữ DHL
• Giáo trình ngôn ngữ Verilog HDL
• Giáo trình Ngôn ngữ mô tả phần cứng
• Giáo trình kĩ thuật máy tính
• Thiết kế vi mạch từ
• Thiết kế phần cứng
• Cấu trúc phân cấp
• Mô hình thiết kế cấu trúc
• Mô hình thiết kế hành vi
• Báo cáo thực tập điện tử viễn thông
• Đồ án viễn thông
• Đồ án Điện tử viễn thông
• Đề tài thiết kế chip và ngôn ngữ Verilog
• Báo cáo thiết kế chip
• Đề tài thiết kế ngôn ngữ Verilog
• thiết kế hệ thống số
• ngôn ngữ mô phỏng phần cứng
• các cổng cơ bản
• giáo trình verilog
• ngôn ngữ mô tả
• mô tả phần cứng
• chức năng đườn
• Phần cứng Verilog
• Kỹ thuật máy tính
• Thiết kế vi mạch
• Hệ thống số
• Thiết kế số
• FPGA
• mô phỏng orcad
• thiết kế mạch
• mạch điện tử
• nguyên lý mạch điện
• thiết kê sơ đồ nguyên lý
• Bài giảng Điều khiển nhúng
• Điều khiển nhúng
• Phát biểu có điều kiện
• Thiết kế phân cấp
• Kỹ thuật lập trình
• Verilog
• IC design