tailieunhanh - Giáo trình lập trình Verilog Tiếng Việt 6

Thông thường, điều này dẫn tới thỏa hiệp giữa thuận lợi cho việc lập trình và hiệu quả của chương trình (thỏa hiệp giữa "thời gian lập trình" and "và thời gian tính toán"). | Tom tat bài giang TK Hê Thong Sô Phan Verilog ton tai bang việc sử dung ngoài những nhanh mặc định. Chu y rằng chốt sẽ được tao ra nếu mốt biến khống đửỢc gàn cho càc điẽu kiện nhành cố thẽ tốn tài. Đẽ hoàn thiện mà cố thế đoc được dung lệnh casẽ đế tao màu đa cống lôn. III. Bô công trừ Toàn tử cống trừ trong bố cống trử mà cố chiẽu rống phu thuốc vào chiẽu rốg cua toàn tử lôn hôn. IV. Bô đêm 3 trang thài Bố đẽm ba trang thài được suy ra nẽu biẽn được gàn thẽố điẽu kiẽn già trị tống trô cao Z dung mốt trong càc toàn tử if casẽ . V. Cac linh kiên khac Hau hẽt càc cống logic đửỢc suy ra từ viẽc dung nhửng toàn hang tửông ửng cua chung. Nhử mốt sử lửa chon mốt cống hoàc mốt thành phàn cố thẽ đửỢc giai thích rố ràng bàng ví du cu thẽ và sử dung càc cống cô sô and or nor inv. miẽn là bàng ngốn ngử Vẽrilog. GV Nguyên Trong Hai Trang 30 Tom tat bài giang TK Hê Thong Sô Phan Verilog Chưởng XII MỘT SO VÍ DỤ I. Càu trúc môt chương trình dùng ngôn ngữ Verilog Khai báo module Module ten chương trình ten biến I O ten chương trình trung ten . Input msb lsb biến Output msb lsb biến Reg msb lsb biến reg Wire msb lsb biến wire Khai báo khối always hoác khối initial. . cac lệnh . Endmodule II. Mot so ví du Phan men ho trơ MAX plusII BASELINE 1. Ví du 1 a. Chương trình tính NOR càc bit cua biến vào module vdcong in out input 3 0 in output out assign out lin endmodule GV Nguyen Trong Hai Trang 31 Tom tat bài giang TK Hê Thong Sô Phan Verilog b. Mô phông 2. Ví du 2 à. Chương trình công hai biến bôn bit module adder sum_out carry_out carry_in ina inb ôutput 3 0 sum_out input 3 0 ina inb output carry_out input carry_in wire carry_out carry_in wire 3 0 sum_out ina inb assign carry_out sum_out ina inb carry_in Endmodule GV Nguyen Trong Hai Trang .