tailieunhanh - Đề thi cuối học kỳ môn cấu trúc máy tính

Một nhóm kỹ sư đang thiết kế một bộ xử lý đơn giản. Họ phải chọn lựa giữa cách hiện thực theo kiểu pipeline và không pipeline. Các thông số thiết kế cho 2 cách hiện thực này được thể hiện trong bảng sau: Thông số thiết kế Tốc độ xung clock CPI cho các lệnh | Trường ĐH Bách Khoa ĐỀ THI CUỐI HỌC KỲ I - 2009-2010 Khoa KH KT Máy tính Môn Kiến trúc Máy tính CSE504002 Thời gian 90 phút Được tham khảo tài liệu không được sử dụng máy tính laptop Bài 1 2 điểm Một nhóm kỹ sư đang thiết kế một bộ xử lý đơn giản. Họ phải chọn lựa giữa cách hiện thực theo kiểu pipeline và không pipeline. Các thông số thiết kế cho 2 cách hiện thực này được thể hiện trong bảng sau Thông số thiết kế Cách hiện thực pipeline Cách hiện thực không pipeline Tốc độ xung clock 600MHz 450MHz CPI cho các lệnh truy xuất bộ nhớ CPI cho các lệnh số học luận lý 1 1 CPI cho các lệnh điều khiển 2 1 a. Cho một chương trình bao gồm 20 các lệnh số học luận lý 10 các lệnh điều khiển và 70 các lệnh truy xuất bộ nhớ. Xác định CPI trung bình cho mỗi cách hiện thực. Cách thiết kế nào hiệu quả hơn Average CPI for Pipelined Version 1 2 Average CPI for Non-Pipelined Version 1 1 CPU execution time for Pipelined version 600 Mhz CPU execution time for Non-Pipelined version 450 Mhz Cách hiện thực không pipeline nhanh hơn. b. Cho một chương trình bao gồm 75 các lệnh số học luận lý 15 các lệnh điều khiển và 10 các lệnh truy xuất bộ nhớ. Xác định CPI trung bình cho mỗi cách hiện thực. Cách thiết kế nào hiệu quả hơn Average CPI for Pipelined Version 1 2 Average CPI for Non-Pipelined Version 1 1 CPU execution time for Pipelined version 600 Mhz CPU execution time for Non-Pipelined version 450 Mhz Cách hiện thực pipeline nhanh hơn. Kiểm tra cuối HK - Kiến trúc Máy tính - CS2009 Trang 1 2 Bài 2 điểm Dùng hợp ngữ MIPS viết phiên bản hợp ngữ cho đoạn chương trình C sau đây int A 100 B 100 for i 1 i 100 i A i A i-1 B i Giả thiết rằng ban đầu chỉ có địa chỉ nền của mảng A và B được lưu trong thanh ghi a0 và a1. Đáp án li t0 1 Starting index of i li t5 100 Loop bound loop lw t1 0 a1 Load A i-1 lw t2 4 a2 Load B i add t3 t1 t2 A i-1 B i sw t3 4