tailieunhanh - GIỚI THIỆU CÁC LINH KIỆN ĐƯỢC DÙNG

Gồm có 35 điốt phát quang ( Light Emit Diode – LED ) được sắp xếp thành một ma trận 5 cột và 7 hàng. Các LED trên cùng một hàng được nối chung anốt, các LED trên cùng một cột được nối chung catốt. Một LED tại vị trí hàng Hi và cột Vj chỉ sáng khi có tín hiệu chọn hàng Hi ở mức cao ( 5V ) và tín hiệu chọn cột Vj ở mức thấp ( 0V ). | GIỚI THIỆU CÁC LINH KIỆN ĐƯỢC DÙNG ế ế ạ Thi t k m ch logic s ố ầ Ph n V: Ph ụ ụ l c PHỤ LỤC I: GIỚI THIỆU CÁC LINH KIỆN ĐƯỢC DÙNG 1. Ma trận LED 5x7: Gồm có 35 điốt phát quang ( Light Emit Diode – LED ) được sắp xếp thành một ma trận 5 cột và 7 hàng. Các LED trên cùng một hàng được nối chung anốt, các LED trên cùng một cột được nối chung catốt. Một LED tại vị trí hàng Hi và cột Vj chỉ sáng khi có tín hiệu chọn hàng Hi ở mức cao ( 5V ) và tín hiệu chọn cột Vj ở mức thấp ( 0V ). a. Sơ đồ nguyên lý: H1 + H2 + H3 + H4 + H5 + H6 + H7 + ­ V1 ­ ­ ­ ­ V2 V3 V4 V5 Hình – Sơ đồ nguyên lý ma trận LED 5x7 b. Đóng vỏ và ký hiệu các chân: Ma trận LED 5x7 được đóng vỏ dạng DIP ( Dual In-line Package ) gồm 14 chân. Ký hiệu các chân xem trên hình . Chú ý là mỗi tín hiệu V3 và H4 có tới hai đầu ra. 54 Thi ết kế m ch logic số ạ Phần V: Phụ l ục H2 V1 H4 V3 V4 H1 H3 H5 H7 V2 V3 H4 V5 H6 Mặt Mặt trước sau Hình – Vị trí và ký hiệu các chân của ma trận LED 5x7 2. Bộ giải mã/phân kênh 3-8 74138 : Có 16 chân, gồm 3 đầu vào A, B, C; 8 đầu ra Y0 ÷ Y7; chân 16 cấp nguồn Vcc = 5V; chân 8 nối đất; 3 đầu vào chọn chip G1, G2A, G2B. Một địa chỉ 3 bit đưa vào 3 đầu A, B, C sẽ kích thích làm cho một đầu ra ở mức thấp, tất cả các đầu ra còn lại ở mức cao. Khi 2 chân G2A và G2B ở mức thấp, chân G1 ở mức cao thì IC mới làm việc, ngược lại, tất cả các đầu ra sẽ ở mức cao. Hình – Bộ gi ải mã/phân kênh 3-8 Bảng chân lý của 74138: G1 G2A G2B C B A Y0 Y1 Y2 Y3 Y4 Y5 Y6 Y7 0 0 0 X X X 1 1 1 1 1 1 1 1 1 1 1 X X X 1 1 1 1 1 1 1 1 1 0 0 0 0 0 0 1 1 1 1 1 1 1 1 0 0 0 0 1 1 0 1 1 1 1 1 1 1 0 0 0 1 0 1 1 0 1 1 1 1 1 1 0 0 0 1 1 1 1 1 0 1 1 1 1 1 0 0 1 0 0 1 1 1 1 0 1 1 1 1 0 0 1 0 1 1 1 1 1 1 0 1 1 55 Thi ết kế m ch logic số ạ Phần V: Phụ l ục 1 0 0 1 1 0 1 1 1 1 1 1 0 1 1 0 0 1 1 1 1 1 1 1 1 1 1 1 3. Bộ giải mã/phân kênh 4-16 .