tailieunhanh - Một phương pháp điều khiển tái kiến trúc pipeline chức năng theo tiêu chuẩn độ trễ tối thiểu ml

Sử dụng lý thuyết mạch khóa (Switching Theory) để thẩm định khả năng giảm trễ thao tác trong Pipeline chức năng đạt mức cực tiểu (Minimal Latency - ML), bài báo đề xuất phương pháp tái cấu hình Pipeline bằng phương pháp phân hoạch có sử dụng công nghệ FPGA để thiết lập cấu hình nhanh áp dụng trong thiết kế các hệ xử lý song song chuyên dụng nhằm nâng cao tốc độ tính toán. | Chu Đức Toàn và Đtg Tạp chí KHOA HỌC & CÔNG NGHỆ 90(02): 25 - 29 MỘT PHƢƠNG PHÁP ĐIỀU KHIỂN TÁI KIẾN TRÖC PIPELINE CHỨC NĂNG THEO TIÊU CHUẨN ĐỘ TRỄ TỐI THIỂU ML Chu Đức Toàn 1*, Trịnh Quang Kiên2, Phạm Minh Tới 2, Hoàng Thị Phƣơng3, Phạm Xuân Bách3, Vũ Anh Tuấn4 1 Đại học Điện lực, 2 Học viện Kỹ thuật Quân sự, 3 Đại học Sư phạm Kỹ thuật Nam Định, 4 Cao đẳng Kinh tế - Kỹ thuật công nghệ TÓM TẮT Sử dụng lý thuyết mạch khóa (Switching Theory) để thẩm định khả năng giảm trễ thao tác trong Pipeline chức năng đạt mức cực tiểu (Minimal Latency - ML), bài báo đề xuất phƣơng pháp tái cấu hình Pipeline bằng phƣơng pháp phân hoạch có sử dụng công nghệ FPGA để thiết lập cấu hình nhanh áp dụng trong thiết kế các hệ xử lý song song chuyên dụng nhằm nâng cao tốc độ tính toán. Từ khóa: Điều khiển tái kiến trúc Pipeline, nâng cao tốc độ tính toán, công nghệ FPGA, xử lý song song. đến nhiệm vụ tạo hệ có khả năng xử lý tham số song song, cụ thể từ thao tác nối tiếp nhƣ hình 1a phải chuyển thành hệ song song trên kiến trúc Pipeline nhƣ hình 1b [2,3]. ĐẶT VẤN ĐỀ Nhiều khí tài chiến đấu là những đối tƣợng rất phức tạp, nhƣ những hệ thống vũ khí có điều khiển, tầm xa, khả năng sát thƣơng lớn, giá thành cao [1]. Chúng là sự tích hợp của các hệ cơ, điện, điện-điện từ, điện tử-tin học với nhiều tham số kỹ thuật có mối quan hệ phức tạp phả ánh tính sẵn sàng chiến đấu. Khi cần giám sát, kiểm tra các tham số của các khí tài này thì yêu cầu phải có đủ số lƣợng mẫu tại bất cứ thời điểm nào để phân tích tính năng kỹ, chiến thuật theo thuật toán. Điều này dẫn Với phƣơng pháp này, sau n nhịp clock đầu tiên thì cứ mỗi phép xử lý tiếp theo chỉ cần đúng 1 chu kỳ clock. Do vậy tốc độ xử lý về mặt nguyên tắc sẽ tăng lên n lần. Nội dung chính của bài báo là là tổng hợp kiến trúc Pipeline tối ƣu bằng phƣơng pháp tái kiến trúc theo chuẩn độ trễ tối thiểu. OUT1 OUT2 OUT3 1 2 In a) n Tầng n n n 2 2 2 1 1 IN2 IN3 n Out Hình 1. Điều khiển Tầng1 theo mô1 hình mẫu IN1 b) Hình 1: .