Đang chuẩn bị liên kết để tải về tài liệu:
Hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA: Bài 4

1.Diễn giải chức năng của mạch? 2.Xác định ngõ vào (tín hiệu vào) và ngõ ra (tín hiệu ra của mạch)? Từ đó vẽ sơ đồ chân tín hiệu. 3.Viết RTL code bằng ngôn ngữ Verilog mô tả mạch bên theo các cách sau: 1.Chỉ dùng hàm assign 2.Chỉ dùng hàm always@ 1.Với If 2.Với Case 3.Dùng kết hợp assign và always 4.Đưa ra phương án kiểm tra trên KIT DE | hoangquang.dientu@gmail.com Nhận hướng dẫn thiết kế số sử dụng ngôn ngữ Verilog-HDL trên FPGA BÀI 4 NGÔN NGỮ LẬP TRÌNH PHÀN CỨNG VERILOG HDL PHÀN 2 FPGA Class 30 05 2013 1 Nối dung chính Hàm If Hàm case Máy trạng thái FSM Ví dụ thực hiện FPGA Class 30 05 2013 2 Hàm If Hàm If nằm trong cấu trúc always If điều kiện 1 begin - - Phải có nếu có nhiều dòng lệnh D Kết quả 1 D end Phải có nếu là mạch tổ hợp hoặc là mạch tuần tự nhưng không muốn giữ lại giá trị cũ. Kết quả khác end else if điều kiện 2 begin D Kết quả 1 D end else begin FPGA Class 30 05 2013