Đang chuẩn bị liên kết để tải về tài liệu:
Giáo trình KỸ THUẬT ĐIỆN TỬ - Chương 5

Chương 5: Transistor hiệu ứng trường TRANSISTOR HIỆU ỨNG TRƯỜNG Như đã biết ở chương 4, BJT là Transistor mối nối lưỡng cực có tổng trở vào nhỏ ở cách mắc thông thường. Dòng IC = βIB, muốn dòng IC càng lớn ta phải tăng dòng IB (thúc dòng ngõ vào). Ở chương 5 sẽ tìm hiểu về transistor hiệu ứng trường (FET ≡ Field Effect Transistor). FET có tổng trở vào lớn, dòng ngõ ra được thay đổi bằng cách thay đổi điện áp ở ngõ vào hay nói cách khác dòng giữa cực máng (cực thoát) (D) và cực nguồn. | Chương 5 Transistor hiệu ứng trường Chương 5 TRANSISTOR HIỆU ỨNG TRƯỜNG Như đã biết ở chương 4 BJT là Transistor mối nối lưỡng cực có tổng trở vào nhỏ ở cách mắc thông thường. Dòng IC 0IB muốn dòng IC càng lớn ta phải tăng dòng IB thúc dòng ngõ vào . Ở chương 5 sẽ tìm hiểu về transistor hiệu ứng trường FET - Field Effect Transistor . FET có tổng trở vào lớn dòng ngõ ra được thay đổi bằng cách thay đổi điện áp ở ngõ vào hay nói cách khác dòng giữa cực máng cực thoát D và cực nguồn S được điều khiển bởi điện áp giữa cực cổng G và cực nguồn S . 5.1. JFET 5.1.1. Cấu tạo - kí hiệu JFET Junction Field Effect Transistor được gọi là FET nối. JFET có cấu tạo như hình 5.1. Trên thanh bán dẫn hình trụ có điện trở suất khá lớn nồng độ tạp chất tương đối thấp đáy trên và đáy dưới lần lượt cho tiếp xúc kim loại đưa ra hai cực tương ứng là cực máng cực thoát và cực nguồn. b a Hình 5.1. Cấu tạo của JFET kênh N a JFET kênh P b . Vòng theo chu vi của thanh bán dẫn người ta tạo một mối nối P - N. Kim loại tiếp xúc với mẫu bán dẫn mới đưa ra ngoài cực cổng cửa . D Drain cực máng cực thoát . G Gate cực cổng cực cửa . S Source cực nguồn. Vùng bán dẫn giữa D và S được gọi là thông lộ kênh . Tùy theo loại bán dẫn giữa D và S mà ta phân biệt JFET thành hai loại JFET kênh N JFET kênh P. Nó có kí hiệu như hình 5.2. a b Hình 5.2. Kí hiệu của JFET kênh N a JFET kênh P b . 88 Chương 5 Transistor hiệu ứng trường Thực tế cấu tạo của JFET phức tạp hơn. Điển hình là với công nghệ planar - epitaxy cấu trúc JFET kênh N như hình 5.3. Các cực D G S đều lấy ra từ trên bề mặt của phiến bán dẫn. Các vùng N để tạo tiếp xúc không chỉnh lưu giữa cực Hình 5.3. Cấu trúc JFET chế tạo theo công nghệ planar. máng cực nguồn với kênh dẫn loại N. Vùng P đóng vai trò cực cổng. Lớp cách điện SiO2 để bảo vệ bề mặt. 5.1.2. Nguyên lí vận chuyển Giữa D và S đặt một điện áp VDS tạo ra một điện trường có tác dụng đẩy hạt tải đa số của bán dẫn kênh chạy từ S sang D hình thành dòng điện ID. Dòng ID tăng theo điện áp VDS đến .